台积电N3P制程加持 Cadence第三代 UCIe IP流片成功

随着人工智能（AI）、高性能计算（HPC）以及大规模数据中心架构对计算能力的渴求达到前所未有的高度，半导体产业正加速向“小芯片”（Chiplet）设计转型。

EDA大厂Cadence近日正式宣布，其第三代通用小芯片互连（Universal Chiplet Interconnect Express, UCIe）IP 解决方案已成功于台积电的N3P 先进制程技术上完成投片（Tapeout）。这项里程碑不仅标志着每通道速度达到业界领先的64 Gbps，更为下一波AI 创新奠定了坚实的硬件基础。

UCIe 是一项适用于芯粒间高速互联的通用互联规范，分别标准封装和先进封装（IT之家注：即 UCIe-A）两种版本，Cadence 的 IP 在标准封装下实现了 3.6Tbps / mm 的边缘带宽密度，而在先进封装下能进一步达到 21.08Tbps / mm。

Cadence 64Gbps UCIe IP 针对 AI / HPC 应用进行了优化，支持 AXI、CXS、CHI-C2C、PCIe、CXL.io 等协议，可与高速 PHY 无缝集成。